उथला खाई अलगाव
शालो ट्रेंच आइसोलेशन (एसटीआई), जिसे बॉक्स आइसोलेशन तकनीक के रूप में भी जाना जाता है, एक एकीकृत सर्किट विशेषता है जो आसन्न अर्धचालक उपकरण घटकों के बीच विद्युत प्रवाह रिसाव (इलेक्ट्रॉनिक्स) को रोकता है। एसटीआई आमतौर पर 250 नैनोमीटर और उससे छोटे सीएमओएस प्रक्रिया प्रौद्योगिकी नोड्स पर प्रयोग किया जाता है। पुरानी सीएमओएस प्रौद्योगिकियां और गैर-एमओएस प्रौद्योगिकियां आमतौर पर एलओसीओएस पर आधारित अलगाव का उपयोग करती हैं।[1] ट्रांजिस्टर बनने से पहले, अर्धचालक उपकरण निर्माण प्रक्रिया के दौरान एसटीआई जल्दी बनाया जाता है। एसटीआई प्रक्रिया के प्रमुख चरणों में सिलिकॉन में खाइयों का एक पैटर्न नक़्क़ाशी (माइक्रोफैब्रिकेशन), खाइयों को भरने के लिए एक या एक से अधिक ढांकता हुआ सामग्री (जैसे सिलिकॉन डाइऑक्साइड) जमा करना और रासायनिक-यांत्रिक जैसी तकनीक का उपयोग करके अतिरिक्त ढांकता हुआ निकालना शामिल है। समतलीकरण। [1]
कुछ अर्धचालक निर्माण तकनीकों में गहरी खाई अलगाव भी शामिल है, एक संबंधित विशेषता जो अक्सर एनालॉग चिप में पाई जाती है।
खाई के किनारे के प्रभाव ने हाल ही में रिवर्स संकीर्ण चैनल प्रभाव को जन्म दिया है[2] या उलटा संकीर्ण चौड़ाई प्रभाव।[3] मूल रूप से, किनारे पर विद्युत क्षेत्र में वृद्धि के कारण, कम वोल्टेज पर एक संचालन चैनल (उलटा करके) बनाना आसान होता है। एक संकरी ट्रांजिस्टर चौड़ाई के लिए थ्रेशोल्ड वोल्टेज को प्रभावी ढंग से कम किया जाता है।[4][5] इलेक्ट्रॉनिक उपकरणों के लिए मुख्य चिंता परिणामी सबथ्रेशोल्ड लीकेज करंट है, जो थ्रेशोल्ड वोल्टेज में कमी के बाद काफी बड़ा है।
प्रक्रिया प्रवाह
- ढेर जमाव (ऑक्साइड + सुरक्षात्मक नाइट्राइड)
- लिथोग्राफी प्रिंट
- सूखी नक़्क़ाशी (प्रतिक्रियाशील-आयन नक़्क़ाशी)
- खाई ऑक्साइड से भरें
- ऑक्साइड की रासायनिक-यांत्रिक पॉलिशिंग
- सुरक्षात्मक नाइट्राइड को हटाना
- ऑक्साइड की ऊंचाई को Si . में समायोजित करना
यह भी देखें
- फीओल
संदर्भ
- ↑ Quirk, Michael & Julian Serda (2001). Semiconductor Manufacturing Technology: Instructor's Manual Archived September 28, 2007, at the Wayback Machine, p. 25.
- ↑ Jung, Jong-Wan; Kim, Jong-Min; Son, Jeong-Hwan; Lee, Youngjong (30 April 2000). "Dependence of Subthreshold Hump and Reverse Narrow Channel Effect on the Gate Length by Suppression of Transient Enhanced Diffusion at Trench Isolation Edge". Japanese Journal of Applied Physics. 39 (Part 1, No. 4B): 2136–2140. Bibcode:2000JaJAP..39.2136J. doi:10.1143/JJAP.39.2136.
- ↑ A. Chatterjee et al., IEDM 1996.(conference announcement) Chatterjee, A.; Esquivel, J.; Nag, S.; Ali, I.; Rogers, D.; Taylor, K.; Joyner, K.; Mason, M.; Mercer, D.; Amerasekera, A.; Houston, T.; Chen, I.-C. (1996), "A shallow trench isolation study for 0.25/0.18 μm CMOS technologies and beyond", 1996 Symposium on VLSI Technology. Digest of Technical Papers, pp. 156–157, doi:10.1109/VLSIT.1996.507831, ISBN 0-7803-3342-X, S2CID 27288482
- ↑ Pretet, J; Ioannou, D; Subba, N; Cristoloveanu, S; Maszara, W; Raynaud, C (November 2002). "Narrow-channel effects and their impact on the static and floating-body characteristics of STI- and LOCOS-isolated SOI MOSFETs". Solid-State Electronics. 46 (11): 1699–1707. Bibcode:2002SSEle..46.1699P. doi:10.1016/S0038-1101(02)00147-8.
- ↑ Lee, Yung-Huei; Linton, Tom; Wu, Ken; Mielke, Neal (May 2001). "Effect of trench edge on pMOSFET reliability". Microelectronics Reliability. 41 (5): 689–696. doi:10.1016/S0026-2714(01)00002-6.