एनआईओएस II

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Nios II

Designer	Altera
Bits	32-bit
Design	RISC
Endianness	Little-Endian
Open	No
Registers
General purpose	32

Nios II एक 32-बिट एम्बेडेड प्रोसेसर आर्किटेक्चर है जिसे विशेष रूप से क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला (FPGA) एकीकृत परिपथ के Altera परिवार के लिए डिज़ाइन किया गया है। Nios II में मूल Nios आर्किटेक्चर की तुलना में कई संवर्द्धन शामिल हैं, जो इसे अंकीय संकेत प्रक्रिया (DSP) से लेकर सिस्टम-कंट्रोल तक, एम्बेडेड कंप्यूटिंग अनुप्रयोगों की एक विस्तृत श्रृंखला के लिए अधिक उपयुक्त बनाता है।

Nios II, Altera के पहले कॉन्फ़िगर करने योग्य 16-बिट एम्बेडेड प्रोसेसर Nios एंबेडेड प्रोसेसर का उत्तराधिकारी है, जिसे 2000 में पेश किया गया था।

मुख्य विशेषताएं

मूल Nios की तरह, Nios II आर्किटेक्चर एक RISC नरम माइक्रोप्रोसेसर | सॉफ्ट-कोर आर्किटेक्चर है जो पूरी तरह से Altera FPGAs के प्रोग्रामेबल लॉजिक और मेमोरी ब्लॉक में लागू किया गया है। अपने पूर्ववर्ती के विपरीत यह पूर्ण 32-बिट_कंप्यूटिंग|32-बिट डिज़ाइन है:

• 32 सामान्य प्रयोजन 32-बिट रजिस्टर,
• पूर्ण 32-बिट निर्देश सेट, डेटा पथ और पता स्थान,
• एकल-निर्देश 32 × 32 गुणा और भाग करने से 32-बिट परिणाम प्राप्त होता है।

Nios II प्रोसेसर की सॉफ्ट-कोर प्रकृति सिस्टम डिज़ाइनर को एक कस्टम Nios II कोर निर्दिष्ट करने और उत्पन्न करने देती है, जो उसकी विशिष्ट एप्लिकेशन आवश्यकताओं के लिए तैयार किया गया है। सिस्टम डिज़ाइनर Nios II की बुनियादी कार्यक्षमता को बढ़ा सकते हैं, उदाहरण के लिए, एक पूर्वनिर्धारित मेमोरी प्रबंधन इकाई जोड़कर, या कस्टम निर्देशों और कस्टम बाह्य उपकरणों को परिभाषित करके।

कस्टम निर्देश

मूल Nios II निर्देशों के समान, उपयोगकर्ता-परिभाषित निर्देश अधिकतम दो 32-अंश स्रोत रजिस्टरों से मान स्वीकार करते हैं और वैकल्पिक रूप से परिणाम को 32-बिट गंतव्य रजिस्टर में वापस लिखते हैं। कस्टम निर्देशों का उपयोग करके, सिस्टम डिज़ाइनर प्रदर्शन लक्ष्यों को पूरा करने के लिए सिस्टम हार्डवेयर को ठीक कर सकते हैं और डिज़ाइनर सी (प्रोग्रामिंग भाषा) में मैक्रो के रूप में निर्देश को आसानी से संभाल सकते हैं।

कस्टम परिधीय

प्रदर्शन-महत्वपूर्ण प्रणालियों के लिए जो कोड के एक विशिष्ट खंड को निष्पादित करने में अधिकांश सीपीयू चक्र खर्च करते हैं, एक उपयोगकर्ता-परिभाषित परिधीय संभावित रूप से उपयोगकर्ता-परिभाषित हार्डवेयर तर्क के लिए सॉफ़्टवेयर-एल्गोरिदम के निष्पादन के हिस्से या सभी को ऑफलोड कर सकता है, जिससे बिजली-दक्षता या एप्लिकेशन थ्रूपुट में सुधार होता है। .

मेमोरी प्रबंधन इकाई

Altera Quartus 8.0 के साथ पेश किया गया, वैकल्पिक MMU Nios II को ऑपरेटिंग सिस्टम चलाने में सक्षम बनाता है जिसके लिए हार्डवेयर-आधारित पेजिंग और सुरक्षा की आवश्यकता होती है, जैसे कि लिनक्स कर्नेल। एमएमयू के बिना, निओस उन ऑपरेटिंग सिस्टम तक ही सीमित है जो सरलीकृत सुरक्षा और वर्चुअल मेमोरी-मॉडल का उपयोग करते हैं: उदाहरण के लिए, μClinux और FreeRTOS।

मेमोरी प्रोटेक्शन यूनिट

क्वार्टस 8.0 के साथ पेश किया गया, वैकल्पिक एमपीयू एमएमयू के समान मेमोरी सुरक्षा प्रदान करता है, लेकिन एक सरल प्रोग्रामिंग मॉडल के साथ और एमएमयू से जुड़े प्रदर्शन ओवरहेड के बिना।

Nios II सीपीयू परिवार

Nios II क्लासिक को 3 अलग-अलग कॉन्फ़िगरेशन में पेश किया गया है: Nios II/f (तेज), Nios II/s (मानक), और Nios II/e (इकोनॉमी)। Nios II gen2 को 2 अलग-अलग कॉन्फ़िगरेशन में पेश किया गया है: Nios II/f (तेज), और Nios II/e (इकोनॉमी)।

निओस II/एफ

Nios II/f कोर को कोर आकार की कीमत पर अधिकतम प्रदर्शन के लिए डिज़ाइन किया गया है। Nios II/f की विशेषताओं में शामिल हैं:

• अलग निर्देश और डेटा कैश (512 बाइट से 64 किलोबाइट)
• वैकल्पिक मेमोरी प्रबंधन इकाई या मेमोरी सुरक्षा इकाई
• 2 गीगाबाइट तक बाहरी पता स्थान तक पहुंच
• निर्देशों और डेटा के लिए वैकल्पिक कसकर युग्मित मेमोरी
• अधिकतम डीएमआईपीएस/मेगाहर्ट्ज प्राप्त करने के लिए छह चरण की पाइपलाइन
• सिंगल-साइकिल हार्डवेयर मल्टीप्ली और बैरल शिफ्टर
• वैकल्पिक हार्डवेयर डिवाइड विकल्प
• गतिशील शाखा भविष्यवक्ता
• 256 तक कस्टम निर्देश और असीमित हार्डवेयर त्वरक
• JTAG डिबग मॉड्यूल
• वैकल्पिक JTAG डिबग मॉड्यूल संवर्द्धन, जिसमें हार्डवेयर ब्रेकप्वाइंट, डेटा ट्रिगर और रीयल-टाइम ट्रेस शामिल हैं

Nios II/s

Nios II/s कोर को प्रदर्शन और लागत के बीच संतुलन बनाए रखने के लिए डिज़ाइन किया गया है। यह मुख्य कार्यान्वयन अब Altera Quartus II v.17 और नए के लिए समर्थित नहीं है। Nios II/s की विशेषताओं में शामिल हैं:

• अनुदेश कैश
• 2 जीबी तक बाहरी पता स्थान
• निर्देशों के लिए वैकल्पिक कसकर युग्मित मेमोरी
• पांच चरण वाली पाइपलाइन
• स्थैतिक शाखा भविष्यवाणी
• हार्डवेयर गुणा, विभाजन और शिफ्ट विकल्प
• 256 कस्टम निर्देश तक
• JTAG डिबग मॉड्यूल
• वैकल्पिक JTAG डिबग मॉड्यूल संवर्द्धन, जिसमें हार्डवेयर ब्रेकप्वाइंट, डेटा ट्रिगर और रीयल-टाइम ट्रेस शामिल हैं

Nios II/e

Nios II/e कोर को FPGAs के न्यूनतम संभव तार्किक उपयोग के लिए डिज़ाइन किया गया है। यह कम लागत वाले साइक्लोन II एफपीजीए अनुप्रयोगों के लिए विशेष रूप से कुशल है। Nios II/e की विशेषताओं में शामिल हैं:

• 2 जीबी तक बाहरी पता स्थान
• JTAG डिबग मॉड्यूल
• 700 से कम लॉजिक ब्लॉक#आर्किटेक्चर में पूर्ण सिस्टम
• वैकल्पिक डिबग संवर्द्धन
• 256 कस्टम निर्देश तक
• निःशुल्क, किसी लाइसेंस की आवश्यकता नहीं

एवलॉन स्विच फैब्रिक इंटरफ़ेस

Nios II अपने एम्बेडेड बाह्य उपकरणों के इंटरफ़ेस के रूप में एवलॉन बदला हुआ कपड़ा का उपयोग करता है। प्रोसेसर-आधारित प्रणाली में एक पारंपरिक बस की तुलना में, जो एक समय में केवल एक बस मास्टर को बस तक पहुंचने की अनुमति देता है, एवलॉन स्विच फैब्रिक, स्लेव-साइड मध्यस्थता योजना का उपयोग करके, कई मास्टर्स को एक साथ संचालित करने देता है।

विकास प्रक्रियाएँ

Nios II के विकास में दो अलग-अलग चरण शामिल हैं: हार्डवेयर निर्माण और सॉफ़्टवेयर निर्माण।

विकास को एंबेडेड डिज़ाइन सूट (ईडीएस) नामक एल्टेरा एप्लिकेशन के अंदर होस्ट किया गया है। ईडीएस में हार्डवेयर और सॉफ्टवेयर दोनों को दो अलग-अलग चरणों में प्रबंधित करने के लिए एक पूर्ण एकीकृत विकास वातावरण शामिल है:

हार्डवेयर निर्माण प्रक्रिया

Nios II हार्डवेयर डिजाइनर Nios सिस्टम को कॉन्फ़िगर और जेनरेट करने के लिए Qsys सिस्टम इंटीग्रेशन टूल, क्वार्टस-II पैकेज का एक घटक, का उपयोग करते हैं। कॉन्फ़िगरेशन ग्राफिकल यूज़र इंटरफ़ेस (GUI) उपयोगकर्ताओं को Nios-II के फ़ीचर-सेट को चुनने और एम्बेडेड सिस्टम में परिधीय और I/O-ब्लॉक (टाइमर, मेमोरी-कंट्रोलर, सीरियल इंटरफ़ेस, आदि) जोड़ने की अनुमति देता है। जब हार्डवेयर विनिर्देश पूरा हो जाता है, तो क्वार्टस-II चयनित FPGA लक्ष्य पर संपूर्ण सिस्टम को लागू करने के लिए संश्लेषण, स्थान और मार्ग का प्रदर्शन करता है।
Qsys पुराने SOPC (सिस्टम-ऑन-ए-प्रोग्रामेबल-चिप) बिल्डर की जगह ले रहा है, जिसका उपयोग Nios II सिस्टम बनाने के लिए भी किया जा सकता है, और नई परियोजनाओं के लिए इसकी अनुशंसा की जा रही है।

सॉफ्टवेयर निर्माण प्रक्रिया

एंबेडेड डिज़ाइन सूट (EDS) नामक एक अलग पैकेज, सॉफ़्टवेयर विकास का प्रबंधन करता है। ग्रहण (सॉफ्टवेयर) आईडीई के आधार पर, ईडीएस में एक सी/सी++ कंपाइलर (जीएनयू टूलचेन पर आधारित), डिबगर और एक निर्देश-सेट सिम्युलेटर शामिल है। ईडीएस प्रोग्रामर्स को सिमुलेशन में अपने एप्लिकेशन का परीक्षण करने, या वास्तविक एफपीजीए होस्ट पर उनके संकलित एप्लिकेशन को डाउनलोड करने और चलाने की अनुमति देता है।

चूँकि C/C++ विकास-श्रृंखला GCC पर आधारित है, Linux के लिए अधिकांश खुला स्रोत सॉफ्टवेयर सॉफ़्टवेयर संकलित होते हैं और न्यूनतम या बिना किसी संशोधन के चलते हैं। तृतीय-पक्ष ऑपरेटिंग-सिस्टम को भी Nios II में पोर्ट किया गया है। इनमें माइक्रियम माइक्रोसी/ओएस-II, ईकोस, सेगर_माइक्रोकंट्रोलर_सिस्टम्स एम्बओएस, चिबिओएस/आरटी, μCLinux और फ्रीआरटीओएस शामिल हैं।

लाइसेंसिंग

Nios II की तुलना MicroBlaze ़ से की जा सकती है, जो FPGA के Xilinx परिवार के लिए एक प्रतिस्पर्धी सॉफ्ट माइक्रोप्रोसेसर है। माइक्रोब्लेज़ के विपरीत, Nios II एक तृतीय-पक्ष आईपी प्रदाता, Synopsys डिज़ाइनवेयर के माध्यम से मानक-सेल एप्लिकेशन-विशिष्ट एकीकृत सर्किट के लिए लाइसेंस योग्य है। डिज़ाइनवेयर लाइसेंस के माध्यम से, डिज़ाइनर Nios-आधारित डिज़ाइन को FPGA-प्लेटफ़ॉर्म से बड़े पैमाने पर उत्पादन ASIC-डिवाइस में पोर्ट कर सकते हैं।

यह भी देखें

• LatticeMico8
• LatticeMico32
• माइक्रोब्लेज़
• पिकोब्लेज़
• माइकॉन P200

बाहरी संबंध

• Intel's site about Nios II
• Nios II Embedded Design Suite forum
• Nios community wiki
• RTEMS real-time operating system
• Cornell ECE576 Microcontroller course using NiosII
• FreeRTOS demo documentation for NiosII
• UPB ECE31289 course using Nios II