फेज़-लॉक्ड लूप रेंज

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होल्ड-इन रेंज, पुल-इन रेंज (अधिग्रहण रेंज), और लॉक-इन रेंज शब्द व्यापक रूप से इंजीनियरों द्वारा आवृत्ति विचलन रेंज की अवधारणाओं के लिए उपयोग किए जाते हैं, जिसके भीतर चरण-लॉक लूप-आधारित सर्किट विभिन्न अतिरिक्त परिस्थितियों में लॉक प्राप्त कर सकते हैं।

इतिहास

फेज़-लॉक्ड लूप्स पर क्लासिक किताबों में,[1][2] 1966 में प्रकाशित, होल्ड-इन, पुल-इन, लॉक-इन और अन्य फ़्रीक्वेंसी रेंज जैसी अवधारणाएं पेश की गईं जिनके लिए पीएलएल लॉक प्राप्त कर सकता है। इनका आजकल व्यापक रूप से उपयोग किया जाता है (उदाहरण के लिए समकालीन इंजीनियरिंग साहित्य देखें)।[3][4] और अन्य प्रकाशन)। आमतौर पर इंजीनियरिंग साहित्य में इन अवधारणाओं के लिए केवल गैर-सख्त परिभाषाएँ दी जाती हैं। उपरोक्त अवधारणाओं के आधार पर कई वर्षों तक परिभाषाओं का उपयोग करने से सिंक्रनाइज़ेशन और संचार पर एक हैंडबुक में सलाह दी गई है, अर्थात् परिभाषाओं का उपयोग करने से पहले सावधानीपूर्वक जांच करें।[5] बाद में कुछ कठोर गणितीय परिभाषाएँ दी गईं।[6][7]


लॉक-इन रेंज परिभाषा पर गार्डनर समस्या

अपने सुप्रसिद्ध कार्य, फेज़लॉक टेक्निक्स के पहले संस्करण में, फ़्लॉइड एम. गार्डनर ने एक लॉक-इन अवधारणा पेश की:[8] यदि, किसी कारण से, इनपुट और वीसीओ के बीच आवृत्ति अंतर लूप बैंडविड्थ से कम है, तो लूप बिना फिसलन चक्र के लगभग तुरंत लॉक हो जाएगा। अधिकतम आवृत्ति अंतर जिसके लिए यह तेज़ अधिग्रहण संभव है, लॉक-इन आवृत्ति कहलाती है। लॉक-इन फ़्रीक्वेंसी के बारे में उनकी धारणा और लॉक-इन रेंज की संबंधित परिभाषा लोकप्रिय हो गई है और आजकल विभिन्न इंजीनियरिंग प्रकाशनों में दी गई है। हालाँकि, चूँकि शून्य आवृत्ति अंतर के लिए भी लूप की प्रारंभिक अवस्थाएँ मौजूद हो सकती हैं, जैसे कि अधिग्रहण प्रक्रिया के दौरान चक्र स्लिपिंग हो सकती है, लूप की प्रारंभिक अवस्था पर विचार करना चक्र स्लिप विश्लेषण के लिए अत्यंत महत्वपूर्ण है और इसलिए, गार्डनर की अवधारणा लॉक-इन आवृत्ति में कठोरता और आवश्यक स्पष्टीकरण का अभाव था।

अपनी पुस्तक के दूसरे संस्करण में, गार्डनर ने कहा: किसी भी अद्वितीय लॉक-इन आवृत्ति को सटीक रूप से परिभाषित करने का कोई प्राकृतिक तरीका नहीं है, और उन्होंने लिखा है कि इसकी अस्पष्ट वास्तविकता के बावजूद, लॉक-इन रेंज एक उपयोगी अवधारणा है।[9][10]


परिभाषाएँ

  • इनपुट (संदर्भ) सिग्नल और स्थानीय ऑसिलेटर (वीसीओ, एनसीओ) सिग्नल के बीच चरण अंतर।
  • इनपुट सिग्नल और वीसीओ सिग्नल के बीच प्रारंभिक चरण का अंतर।
  • इनपुट सिग्नल आवृत्ति और वीसीओ सिग्नल के बीच आवृत्ति अंतर।
  • इनपुट सिग्नल आवृत्ति और वीसीओ फ्री रनिंग आवृत्ति के बीच आवृत्ति अंतर।

ध्यान दें कि सामान्य तौर पर , क्योंकि वीसीओ के प्रारंभिक इनपुट पर भी निर्भर करता है।

लॉक स्थिति

<ब्लॉककोट> लॉक्ड अवस्था की परिभाषा

लॉक स्थिति में: 1) चरण त्रुटि उतार-चढ़ाव छोटा है, आवृत्ति त्रुटि छोटी है; 2) चरणों और फ़िल्टर स्थिति की छोटी गड़बड़ी के बाद पीएलएल उसी लॉक स्थिति में पहुंचता है। </ब्लॉककोट>

होल्ड-इन रेंज

होल्ड-इन रेंज। वीसीओ की फ्री-रनिंग आवृत्ति निश्चित है और इनपुट सिग्नल आवृत्ति धीरे-धीरे बदल रही है। जबकि ω रेफ होल्ड-इन रेंज के अंदर है, वीसीओ आवृत्ति इसके अनुरूप है, जिसे ट्रैकिंग कहा जाता है। बाहरी होल्ड-इन रेंज VCO इनपुट सिग्नल से अनलॉक हो सकता है।

<ब्लॉककोट>

होल्ड-इन रेंज की परिभाषा.

आवृत्ति विचलन का सबसे बड़ा अंतराल जिसके लिए एक लॉक स्थिति मौजूद होती है उसे होल्ड-इन रेंज कहा जाता है, और होल्ड-इन फ़्रीक्वेंसी कहलाती है.[6][7]</ब्लॉककोट>

आवृत्ति विचलन का मान होल्ड-इन रेंज से संबंधित होता है यदि लूप फिल्टर की स्थिति, वीसीओ के चरणों और आवृत्तियों और इनपुट संकेतों के छोटे गड़बड़ी के बाद लॉक स्थिति को फिर से प्राप्त करता है। इस प्रभाव को ल्यपुनोव स्थिरता#निरंतर-समय प्रणालियों के लिए परिभाषा|स्थिर-अवस्था स्थिरता भी कहा जाता है। इसके अलावा, होल्ड-इन रेंज के भीतर आवृत्ति विचलन के लिए, इनपुट फ़्रीक्वेंसी लूप में एक छोटे से बदलाव के बाद एक नई लॉक स्थिति (ट्रैकिंग प्रक्रिया) फिर से प्राप्त होती है।

पुल-इन रेंज

इसे अधिग्रहण रेंज, कैप्चर रेंज भी कहा जाता है।[11] मान लें कि लूप बिजली की आपूर्ति शुरू में बंद है और फिर चालू है बिजली चालू है, और मान लें कि प्रारंभिक आवृत्ति अंतर पर्याप्त रूप से बड़ा है। लूप एक बीट नोट के भीतर लॉक नहीं हो सकता है, लेकिन वीसीओ आवृत्ति को धीरे-धीरे संदर्भ आवृत्ति (अधिग्रहण प्रक्रिया) की ओर ट्यून किया जाएगा। इस प्रभाव को क्षणिक स्थिरता भी कहा जाता है। पुल-इन रेंज का उपयोग ऐसे आवृत्ति विचलनों को नाम देने के लिए किया जाता है जो अधिग्रहण प्रक्रिया को संभव बनाते हैं (उदाहरण के लिए, स्पष्टीकरण देखें) Gardner (1966, p. 40) और Best (2007, p. 61)).

<ब्लॉककोट> पुल-इन रेंज की परिभाषा.

पुल-इन रेंज आवृत्ति विचलन का सबसे बड़ा अंतराल है जैसे कि पीएलएल मनमाने ढंग से प्रारंभिक चरण, प्रारंभिक आवृत्ति और फ़िल्टर स्थिति के लिए लॉक प्राप्त करता है। यहाँ पुल-इन आवृत्ति कहलाती है।[6][7][12] </ब्लॉककोट>

पुल-इन रेंज के विश्वसनीय संख्यात्मक विश्लेषण की कठिनाइयाँ सर्किट के डायनेमिक मॉडल में हिडन_अट्रैक्टर#हिडन_अट्रैक्टर की उपस्थिति के कारण हो सकती हैं।[13][14][15]


लॉक-इन रेंज

मान लें कि पीएलएल प्रारंभ में लॉक है। फिर संदर्भ आवृत्ति अचानक आकस्मिक तरीके से बदल दिया जाता है (कदम परिवर्तन)। पुल-इन रेंज गारंटी देती है कि पीएलएल अंततः सिंक्रनाइज़ हो जाएगा, हालांकि इस प्रक्रिया में लंबा समय लग सकता है। ऐसी लंबी अधिग्रहण प्रक्रिया को साइकल स्लिपिंग कहा जाता है।

<ब्लॉककोट> यदि प्रारंभिक और अंतिम चरण के विचलन के बीच का अंतर अधिक है , हम कहते हैं कि साइकिल स्लिपिंग होती है।

</ब्लॉककोट>

यहां कभी-कभी अंतर की सीमा या अंतर की अधिकतम सीमा पर भी विचार किया जाता है[16] <ब्लॉककोट> लॉक-इन रेंज की परिभाषा.

यदि लूप लॉक स्थिति में है, तो अचानक परिवर्तन के बाद लॉक-इन सीमा के भीतर निःशुल्क पीएलएल साइकिल स्लिपिंग के बिना लॉक प्राप्त कर लेता है। यहाँ लॉक-इन फ़्रीक्वेंसी कहलाती है.[6][7][17] </ब्लॉककोट>

संदर्भ

  1. Gardner, Floyd (1966). Phase-lock techniques. New York: John Wiley & Sons.
  2. Viterbi, A. (1966). Principles of coherent communications. New York: McGraw-Hill.
  3. Gardner, Floyd (2005). चरण-लॉक तकनीक (3rd ed.). Wiley.
  4. Best, Roland (2007). Phase-Lock Loops: Design, Simulation and Application (6th ed.). McGraw-Hill.
  5. Kihara, M.; Ono, S.; Eskelinen, P. (2002). Digital Clocks for Synchronization and Communications. Artech House. p. 49.
  6. 6.0 6.1 6.2 6.3 Leonov, G. A.; Kuznetsov, N. V.; Yuldashev, M. V.; Yuldashev, R. V. (2015). "Hold-in, pull-in, and lock-in ranges of PLL circuits: rigorous mathematical definitions and limitations of classical theory". IEEE Transactions on Circuits and Systems I: Regular Papers. IEEE. 62 (10): 2454–2464. arXiv:1505.04262. doi:10.1109/TCSI.2015.2476295. S2CID 12292968.
  7. 7.0 7.1 7.2 7.3 Kuznetsov, N. V.; Leonov, G. A.; Yuldashev, M. V.; Yuldashev, R. V. (2015). "Rigorous mathematical definitions of the hold-in and pull-in ranges for phase-locked loops". IFAC-PapersOnLine. 48 (11): 710–713. doi:10.1016/j.ifacol.2015.09.272.
  8. Gardner 1966, p. 40
  9. Gardner, Floyd (1979). चरण-लॉक तकनीक (2nd ed.). New York: John Wiley & Sons. p. 70.
  10. see also Gardner 2005, pp. 187–188
  11. Razavi, B. (1996). Design of Monolithic Phase-Locked Loops and Clock Recovery Circuits-A Tutorial. IEEE Press.
  12. Kuznetsov, N.V.; Lobachev, M.Y.; Yuldashev, M.V.; Yuldashev, R.V. (2021). "The Egan problem on the pull-in range of type 2 PLLs". IEEE Transactions on Circuits and Systems II: Express Briefs. 68 (4): 1467–1471. doi:10.1109/TCSII.2020.3038075.
  13. Kuznetsov, N.V.; Leonov, G.A.; Yuldashev, M.V.; Yuldashev, R.V. (2017). "Hidden attractors in dynamical models of phase-locked loop circuits: limitations of simulation in MATLAB and SPICE". Communications in Nonlinear Science and Numerical Simulation. 51: 39–49. Bibcode:2017CNSNS..51...39K. doi:10.1016/j.cnsns.2017.03.010.
  14. Best, R.; Kuznetsov, N.V.; Leonov, G.A.; Yuldashev, M.V.; Yuldashev, R.V. (2016). "Tutorial on dynamic analysis of the Costas loop". IFAC Annual Reviews in Control. 42: 27–49. doi:10.1016/j.arcontrol.2016.08.003. S2CID 10703739.
  15. Kuznetsov, N.V.; Lobachev, M.V.; Yuldashev, M.V.; Yuldashev, R.V. (2019). "On the Gardner problem for phase-locked loops". Doklady Mathematics. 100 (3): 568–570. doi:10.1134/S1064562419060218. S2CID 240570100.
  16. Stensby, J. (1997). Phase-Locked Loops: Theory and Applications. Taylor & Francis.
  17. Kuznetsov, N.V.; Lobachev, M.Y.; Yuldashev, M.V.; Yuldashev, R.V.; Tavazoei, M.S. (2023). "The Gardner problem on the lock-in range of second-order type 2 phase-locked loops". IEEE Transactions on Automatic Control. doi:10.1109/TAC.2023.3277896.