सबथ्रेशोल्ड ढलान

सबथ्रेशोल्ड स्लोप MOSFET की करंट-वोल्टेज विशेषता की एक विशेषता है।

सबथ्रेशोल्ड चालन क्षेत्र में, फील्ड-इफेक्ट_ट्रांजिस्टर#बेसिक_सूचना वर्तमान व्यवहार - हालांकि फील्ड-इफेक्ट_ट्रांजिस्टर#बेसिक_इनफॉर्मेशन टर्मिनल द्वारा नियंत्रित किया जा रहा है - डायोड#करंट.ई2.80.93वोल्टेज_कैरेक्टरिस्टिक के घातीय रूप से घटते करंट के समान है। इसलिए ड्रेन करंट बनाम गेट वोल्टेज विद ड्रेन, फील्ड-इफेक्ट_ट्रांजिस्टर#बेसिक_इनफॉर्मेशन, और फील्ड-इफेक्ट_ट्रांजिस्टर#मोर_अबाउट_टर्मिनल वोल्टेज फिक्स्ड का एक प्लॉट इस MOSFET ऑपरेटिंग शासन में लगभग लॉग रैखिक व्यवहार प्रदर्शित करेगा। इसका ढलान सबथ्रेशोल्ड ढलान है।

सबथ्रेशोल्ड स्लोप, सबथ्रेशोल्ड स्विंग 'S का रेसिप्रोकल (गणित) भी है_s-thजो आमतौर पर इस प्रकार दिया जाता है:^[1]

$S_{s-th}=\ln(10){kT \over q}\left(1+{C_{d} \over C_{ox}}\right)$

$C_{d}$ = कमी क्षेत्र समाई

$C_{ox}$ = गेट-ऑक्साइड समाई

${kT \over q}$ = बोल्ट्जमान_स्थिर # द_थर्मल_वोल्टेज

एक पारंपरिक उपकरण का न्यूनतम सबथ्रेशोल्ड स्विंग दे कर पाया जा सकता है $\textstyle {C_{d}}\rightarrow 0$ और/या $\textstyle {C_{ox}}\rightarrow \infty$ , जिसकी उपज होती है $S_{s-th,\min }=\ln(10){kT \over q}$ (थर्मियोनिक सीमा के रूप में जाना जाता है) और कमरे के तापमान (300 K) पर 60 mV/दिसंबर। कमरे के तापमान पर एक स्केल किए गए MOSFET के लिए एक विशिष्ट प्रायोगिक सबथ्रेशोल्ड स्विंग ~ 70 mV/dec है, जो शॉर्ट-चैनल MOSFET परजीवी के कारण थोड़ा खराब हो गया है।^[2] एक दशक (दशक) ड्रेन करंट I की 10 गुना वृद्धि से मेल खाता है_D.

खड़ी सबथ्रेशोल्ड ढलान की विशेषता वाला उपकरण ऑफ (लो करंट) और ऑन (हाई करंट) अवस्थाओं के बीच तेजी से संक्रमण प्रदर्शित करता है।

संदर्भ

↑ Physics of Semiconductor Devices, S. M. Sze. New York: Wiley, 3rd ed., with Kwok K. Ng, 2007, chapter 6.2.4, p. 315, ISBN 978-0-471-14323-9.
↑ Auth, C.; Allen, C.; Blattner, A.; Bergstrom, D.; Brazier, M.; Bost, M.; Buehler, M.; Chikarmane, V.; Ghani, T.; Glassman, T.; Grover, R.; Han, W.; Hanken, D.; Hattendorf, M.; Hentges, P.; Heussner, R.; Hicks, J.; Ingerly, D.; Jain, P.; Jaloviar, S.; James, R.; Jones, D.; Jopling, J.; Joshi, S.; Kenyon, C.; Liu, H.; McFadden, R.; McIntyre, B.; Neirynck, J.; Parker, C. (2012). "A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors". 2012 Symposium on VLSI Technology (VLSIT). p. 131. doi:10.1109/VLSIT.2012.6242496. ISBN 978-1-4673-0847-2.

बाहरी संबंध

Optimization of Ultra-Low-Power CMOS Transistors; Michael Stockinger, 2000

[1] Physics of Semiconductor Devices, S. M. Sze. New York: Wiley, 3rd ed., with Kwok K. Ng, 2007, chapter 6.2.4, p. 315, ISBN 978-0-471-14323-9.

[Intel22-2] Auth, C.; Allen, C.; Blattner, A.; Bergstrom, D.; Brazier, M.; Bost, M.; Buehler, M.; Chikarmane, V.; Ghani, T.; Glassman, T.; Grover, R.; Han, W.; Hanken, D.; Hattendorf, M.; Hentges, P.; Heussner, R.; Hicks, J.; Ingerly, D.; Jain, P.; Jaloviar, S.; James, R.; Jones, D.; Jopling, J.; Joshi, S.; Kenyon, C.; Liu, H.; McFadden, R.; McIntyre, B.; Neirynck, J.; Parker, C. (2012). "A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors". 2012 Symposium on VLSI Technology (VLSIT). p. 131. doi:10.1109/VLSIT.2012.6242496. ISBN 978-1-4673-0847-2.

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सबथ्रेशोल्ड ढलान

संदर्भ

बाहरी संबंध

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