स्वचालित परीक्षण पैटर्न पीढ़ी

ATPG (ऑटोमैटिक टेस्ट पैटर्न जनरेशन और ऑटोमैटिक टेस्ट पैटर्न जेनरेटर दोनों के लिए संक्षिप्त रूप) एक इलेक्ट्रॉनिक डिजाइन स्वचालन मेथड/टेक्नोलॉजी है जिसका इस्तेमाल इनपुट (या टेस्ट) सीक्वेंस को खोजने के लिए किया जाता है, जो डिजिटल सर्किट पर लागू होने पर स्वचालित परीक्षण उपकरण को अलग-अलग करने में सक्षम बनाता है। सही सर्किट व्यवहार और दोषों के कारण दोषपूर्ण सर्किट व्यवहार। उत्पन्न पैटर्न का उपयोग निर्माण के बाद अर्धचालक उपकरणों का परीक्षण करने के लिए किया जाता है, या विफलता के कारण को निर्धारित करने में सहायता के लिए किया जाता है (विफलता विश्लेषण) एटीपीजी की प्रभावशीलता को मॉडल किए गए दोषों की संख्या, या गलती मॉडल , पता लगाने योग्य और उत्पन्न पैटर्न की संख्या से मापा जाता है। ये मेट्रिक्स आम तौर पर परीक्षण गुणवत्ता (अधिक दोष पहचान के साथ उच्च) और परीक्षण आवेदन समय (अधिक पैटर्न के साथ उच्च) इंगित करते हैं। एटीपीजी दक्षता एक और महत्वपूर्ण विचार है जो विचाराधीन गलती मॉडल से प्रभावित होता है, परीक्षण के तहत सर्किट का प्रकार (स्कैन श्रृंखला , सिंक्रोनस अनुक्रमिक, या एसिंक्रोनस अनुक्रमिक), परीक्षण के तहत सर्किट का प्रतिनिधित्व करने के लिए उपयोग किए जाने वाले अमूर्तता का स्तर (गेट, रजिस्टर- स्थानांतरण, स्विच), और आवश्यक दोष कवरेज ।

मूल बातें

एक दोष निर्माण प्रक्रिया के दौरान किसी उपकरण में होने वाली त्रुटि है। एक दोष मॉडल एक गणितीय विवरण है कि कैसे एक दोष डिजाइन व्यवहार को बदल देता है। परीक्षण (DUT) के तहत कुछ डिवाइस पर परीक्षण पैटर्न लागू करते समय डिवाइस के प्राथमिक आउटपुट पर देखे गए तर्क मान उस परीक्षण पैटर्न का आउटपुट कहलाते हैं। एक परीक्षण पैटर्न का आउटपुट, जब एक दोष-मुक्त उपकरण का परीक्षण किया जाता है जो बिल्कुल डिज़ाइन के अनुसार काम करता है, उस परीक्षण पैटर्न का अपेक्षित आउटपुट कहलाता है। एक परीक्षण पैटर्न द्वारा एक गलती का पता लगाया जाता है, यदि उस परीक्षण पैटर्न का आउटपुट, किसी डिवाइस का परीक्षण करते समय जिसमें केवल एक गलती है, अपेक्षित आउटपुट से अलग है। लक्षित दोष के लिए ATPG प्रक्रिया में दो चरण होते हैं: दोष सक्रियण और दोष प्रसार। फॉल्ट एक्टिवेशन फॉल्ट मॉडल साइट पर एक सिग्नल वैल्यू स्थापित करता है जो फॉल्ट मॉडल द्वारा उत्पादित वैल्यू के विपरीत होता है। फॉल्ट प्रोपेगेशन परिणामी सिग्नल वैल्यू, या फॉल्ट इफेक्ट को फॉल्ट साइट से प्राथमिक आउटपुट तक पथ को संवेदनशील बनाकर आगे बढ़ाता है।

ATPG कम से कम दो मामलों में किसी विशेष दोष के लिए एक परीक्षण खोजने में विफल हो सकता है। सबसे पहले, गलती आंतरिक रूप से ज्ञानी नहीं हो सकती है, जैसे कि कोई पैटर्न मौजूद नहीं है जो उस विशेष गलती का पता लगा सके। इसका उत्कृष्ट उदाहरण एक निरर्थक सर्किट है, जिसे इस तरह डिज़ाइन किया गया है कि कोई भी गलती आउटपुट को बदलने का कारण नहीं बनती है। इस तरह के एक सर्किट में, कोई भी गलती स्वाभाविक रूप से ज्ञानी नहीं होगी।

दूसरा, यह संभव है कि एक डिटेक्शन पैटर्न मौजूद हो, लेकिन एल्गोरिथम एक नहीं ढूंढ सकता। चूंकि एटीपीजी समस्या एनपी-पूर्ण है (बूलियन संतुष्टि समस्या से कमी के द्वारा) ऐसे मामले होंगे जहां पैटर्न मौजूद हैं, लेकिन एटीपीजी हार मान लेता है क्योंकि उन्हें खोजने में बहुत अधिक समय लगेगा (पी = एनपी समस्या | पी≠एनपी, का पाठ्यक्रम)।

दोष मॉडल

Main article: Fault model

• सिंगल फॉल्ट धारणा: सर्किट में केवल एक फॉल्ट होता है। यदि हम अपने फॉल्ट मॉडल में k संभावित फॉल्ट प्रकारों को परिभाषित करते हैं, तो सर्किट में n सिग्नल लाइनें होती हैं, सिंगल फॉल्ट धारणा से, सिंगल फॉल्ट की कुल संख्या k × n होती है।
• एकाधिक दोष धारणा: एक सर्किट में कई दोष हो सकते हैं।

दोष पतन

समतुल्य दोष सभी इनपुट पैटर्न के लिए समान दोषपूर्ण व्यवहार उत्पन्न करते हैं। समतुल्य दोषों के सेट से कोई भी एकल दोष पूरे सेट का प्रतिनिधित्व कर सकता है। इस मामले में, n सिग्नल लाइन वाले सर्किट के लिए k×n गलती परीक्षणों से बहुत कम की आवश्यकता होती है। दोषों के पूरे सेट में से समान दोषों को दूर करने को फॉल्ट कोलैप्सिंग कहा जाता है।

अटका हुआ गलती मॉडल

Main article: Stuck-at fault

पिछले कई दशकों में, व्यवहार में उपयोग किया जाने वाला सबसे लोकप्रिय फॉल्ट मॉडल सिंगल अटका हुआ दोष मॉडल है। इस मॉडल में, सर्किट में सिग्नल लाइनों में से एक को एक निश्चित लॉजिक वैल्यू पर अटका हुआ माना जाता है, भले ही सर्किट को कौन से इनपुट की आपूर्ति की जाती है। इसलिए, यदि किसी सर्किट में n सिग्नल लाइनें हैं, तो सर्किट पर परिभाषित संभावित रूप से 2n स्टक-एट दोष हैं, जिनमें से कुछ को दूसरों के बराबर माना जा सकता है। स्टक-एट फॉल्ट मॉडल एक लॉजिकल फॉल्ट मॉडल है क्योंकि कोई भी देरी की जानकारी फॉल्ट की परिभाषा से जुड़ी नहीं है। इसे स्थायी दोष मॉडल भी कहा जाता है क्योंकि दोषपूर्ण प्रभाव को स्थायी रूप से माना जाता है, जो कि अस्थायी रूप से होने वाले यादृच्छिक और क्षणिक दोषों पर (प्रतीत होता है) होने वाले (प्रतीत होता है) के विपरीत, शायद परिचालन स्थितियों (जैसे तापमान, बिजली आपूर्ति वोल्टेज) पर निर्भर करता है। या आसपास के सिग्नल लाइनों पर डेटा मानों (उच्च या निम्न वोल्टेज राज्यों) पर। सिंगल स्टक-एट फॉल्ट मॉडल स्ट्रक्चरल है क्योंकि इसे स्ट्रक्चरल गेट-लेवल सर्किट मॉडल के आधार पर परिभाषित किया गया है।

100% स्टक-एट फॉल्ट कवरेज के साथ एक पैटर्न सेट में सर्किट में हर संभावित स्टक-एट फॉल्ट का पता लगाने के लिए परीक्षण होते हैं। 100% स्टक-एट फॉल्ट कवरेज आवश्यक रूप से उच्च गुणवत्ता की गारंटी नहीं देता है, क्योंकि कई अन्य प्रकार के दोष अक्सर होते हैं (जैसे ब्रिजिंग दोष, ओपन फॉल्ट, विलंब दोष)।

ट्रांजिस्टर दोष

इस मॉडल का उपयोग CMOS लॉजिक गेट्स के दोषों का वर्णन करने के लिए किया जाता है। ट्रांजिस्टर स्तर पर, एक ट्रांजिस्टर शायद अटक-छोटा या अटक-खुला हो। स्टक-शॉर्ट में, एक ट्रांजिस्टर व्यवहार करता है क्योंकि यह हमेशा संचालित होता है (या स्टक-ऑन), और स्टक-ओपन तब होता है जब एक ट्रांजिस्टर कभी भी करंट (या स्टक-ऑफ) का संचालन नहीं करता है। स्टक-शॉर्ट वीडीडी और वीएसएस के बीच एक शॉर्ट का उत्पादन करेगा।

दोषों को पाटना

Main article: Bridging fault

दो सिग्नल लाइनों के बीच शॉर्ट सर्किट को ब्रिजिंग फॉल्ट कहा जाता है। VDD या Vss को ब्रिज करना फॉल्ट मॉडल पर अटकने के बराबर है। परंपरागत रूप से ब्रिजिंग के बाद दोनों संकेतों को तर्क और या दोनों संकेतों के साथ तैयार किया गया था। यदि ब्रिजिंग की स्थिति में एक ड्राइवर दूसरे ड्राइवर पर हावी हो जाता है, तो प्रमुख ड्राइवर दूसरे को लॉजिक देता है, ऐसे में डोमिनेंट ब्रिजिंग फॉल्ट का उपयोग किया जाता है। सीएमओएस वीएलएसआई उपकरणों की वास्तविकता को बेहतर ढंग से प्रतिबिंबित करने के लिए, एक प्रमुख और या प्रमुख या ब्रिजिंग गलती मॉडल का उपयोग किया जाता है। बाद के मामले में, प्रमुख चालक अपना मूल्य रखता है, जबकि दूसरे को अपने और प्रमुख चालक का AND या OR मान मिलता है।

विलंब दोष

विलंब दोषों को इस प्रकार वर्गीकृत किया जा सकता है:

• गेट देरी दोष
• संक्रमण दोष
• होल्ड टाइम फॉल्ट
• धीमी / छोटी देरी गलती
• पथ विलंब दोष: यह दोष एक ही पथ के साथ सभी गेट प्रसार विलंब के योग के कारण है। यह दोष दर्शाता है कि एक या अधिक पथों की देरी घड़ी की अवधि से अधिक है। देरी दोषों को खोजने में एक बड़ी समस्या परीक्षण के तहत एक सर्किट में संभावित पथों की संख्या है (CUT), जो सबसे खराब स्थिति में सर्किट में लाइनों की संख्या के साथ तेजी से बढ़ सकता है।

संयुक्त एटीपीजी

संयोजन एटीपीजी विधि समग्र सर्किट के संचालन से चिंतित हुए बिना लॉजिक सर्किट के अलग-अलग नोड्स (या फ्लिप-फ्लॉप) का परीक्षण करने की अनुमति देती है। परीक्षण के दौरान, एक तथाकथित स्कैन-मोड सक्षम किया जाता है, जिससे सभी फ्लिप-फ्लॉप (FFs) को एक सरल तरीके से कनेक्ट करने के लिए मजबूर किया जाता है, सामान्य ऑपरेशन के दौरान उनके इंटरकनेक्शन को प्रभावी ढंग से दरकिनार कर दिया जाता है। यह अपेक्षाकृत सरल वेक्टर मैट्रिक्स का उपयोग करने के लिए सभी शामिल एफएफ का परीक्षण करने के साथ-साथ विशिष्ट एफएफ में विफलताओं का पता लगाने की अनुमति देता है।

अनुक्रमिक एटीपीजी

अनुक्रमिक-सर्किट एटीपीजी राज्य अंतरिक्ष के माध्यम से एक विशेष गलती का पता लगाने के लिए परीक्षण वैक्टर के अनुक्रम की खोज करता है। एक छोटे अनुक्रम को खोजने के लिए, या एक अनुक्रम को तेजी से खोजने के लिए विभिन्न खोज रणनीतियों और अनुमानों को तैयार किया गया है। हालांकि, रिपोर्ट किए गए परिणामों के अनुसार, सभी अनुप्रयोगों या सर्किटों के लिए कोई भी एक रणनीति या अनुमानी दूसरों से बेहतर प्रदर्शन नहीं करता है। इस अवलोकन का तात्पर्य है कि एक परीक्षण जनरेटर में अनुमानों का एक व्यापक सेट शामिल होना चाहिए।

यहां तक ​​​​कि एक साधारण स्टक-ऑन फॉल्ट को अनुक्रमिक सर्किट में पता लगाने के लिए वैक्टर के अनुक्रम की आवश्यकता होती है। इसके अलावा, स्मृति तत्वों की उपस्थिति के कारण, अनुक्रमिक सर्किट में आंतरिक संकेतों की नियंत्रणीयता और अवलोकन सामान्य रूप से एक संयोजन तर्क सर्किट में उन लोगों की तुलना में बहुत अधिक कठिन होते हैं। ये कारक संयोजन एटीपीजी की तुलना में अनुक्रमिक एटीपीजी की जटिलता को बहुत अधिक बनाते हैं, जहां एक स्कैन-श्रृंखला (यानी स्विच करने योग्य, केवल-परीक्षण-केवल सिग्नल श्रृंखला) को व्यक्तिगत नोड्स तक सरल पहुंच की अनुमति देने के लिए जोड़ा जाता है।

अनुक्रमिक एटीपीजी की उच्च जटिलता के कारण, यह बड़े, अत्यधिक अनुक्रमिक सर्किटों के लिए एक चुनौतीपूर्ण कार्य बना हुआ है, जो किसी भी टेस्ट के लिए डिजाइन (डीएफटी) योजना को शामिल नहीं करता है। हालांकि, आंशिक स्कैन जैसी कम-ओवरहेड डीएफटी तकनीकों के साथ संयुक्त इन परीक्षण जनरेटर ने बड़े डिजाइनों के परीक्षण में कुछ हद तक सफलता दिखाई है। उन डिज़ाइनों के लिए जो क्षेत्र या प्रदर्शन ओवरहेड के प्रति संवेदनशील हैं, अनुक्रमिक-सर्किट एटीपीजी और आंशिक स्कैन का उपयोग करने का समाधान लोकप्रिय पूर्ण-स्कैन समाधान के लिए एक आकर्षक विकल्प प्रदान करता है, जो संयोजन-सर्किट एटीपीजी पर आधारित है।

नैनोमीटर प्रौद्योगिकियां

ऐतिहासिक रूप से, एटीपीजी ने गेट-लेवल फॉल्ट मॉडल से प्राप्त दोषों के एक सेट पर ध्यान केंद्रित किया है। जैसे-जैसे डिजाइन का रुझान नैनोमीटर तकनीक की ओर बढ़ता है, नई निर्माण परीक्षण समस्याएं सामने आ रही हैं। डिजाइन सत्यापन के दौरान, इंजीनियर अब विश्वसनीयता और प्रदर्शन पर क्रॉसस्टॉक और बिजली आपूर्ति शोर के प्रभावों को नजरअंदाज नहीं कर सकते हैं। वर्तमान फॉल्ट मॉडलिंग और वेक्टर-जेनरेशन तकनीक नए मॉडल और तकनीकों को रास्ता दे रही हैं जो परीक्षण पीढ़ी के दौरान समय की जानकारी पर विचार करती हैं, जो बड़े डिजाइनों के लिए स्केलेबल हैं, और जो चरम डिजाइन स्थितियों को पकड़ सकती हैं। नैनोमीटर तकनीक के लिए, कई मौजूदा डिजाइन सत्यापन समस्याएं निर्माण परीक्षण समस्याएं भी बन रही हैं, इसलिए नई गलती-मॉडलिंग और एटीपीजी तकनीकों की आवश्यकता होगी।

कलन विधि तरीके

जटिलता के कारण बहुत बड़े पैमाने पर एकीकरण | उच्च दोष कवरेज के साथ बहुत बड़े पैमाने पर एकीकृत सर्किट का परीक्षण एक मुश्किल काम है। इसलिए, संयोजन तर्क और अनुक्रमिक तर्क सर्किट को संबोधित करने के लिए कई अलग-अलग एटीपीजी विधियों का विकास किया गया है।

• प्रारंभिक परीक्षण पीढ़ी एल्गोरिदम जैसे बूलियन अंतर और शाब्दिक प्रस्ताव कंप्यूटर पर लागू करने के लिए व्यावहारिक नहीं थे।
• स्मृति आवश्यकताओं के संदर्भ में डी एल्गोरिथम पहला व्यावहारिक परीक्षण पीढ़ी एल्गोरिथम था। डी एल्गोरिथम [रोथ 1966 द्वारा प्रस्तावित] ने डी नोटेशन की शुरुआत की जो कि अधिकांश एटीपीजी एल्गोरिदम में उपयोग किया जाना जारी है। D एल्गोरिथम D (SA0 के लिए) या D (SA1 के लिए) प्राथमिक आउटपुट के लिए।
• पाथ-ओरिएंटेड डिसीजन मेकिंग (PODEM) डी एल्गोरिथम पर एक सुधार है। PODEM 1981 में प्रभु गोयल द्वारा बनाया गया था, जब डी एल्गोरिदम में कमियां स्पष्ट हो गईं जब डिजाइन नवाचारों के परिणामस्वरूप सर्किट में डी एल्गोरिदम महसूस नहीं कर सका।
• फैन-आउट ओरिएंटेड (FAN एल्गोरिथम) PODEM पर एक सुधार है। यह गणना समय को कम करने के लिए एटीपीजी खोज स्थान को सीमित करता है और बैकट्रेसिंग को तेज करता है।
• बूलियन संतुष्टि पर आधारित विधियों का उपयोग कभी-कभी परीक्षण वैक्टर उत्पन्न करने के लिए किया जाता है।
• छद्म यादृच्छिक परीक्षण पीढ़ी परीक्षण बनाने का सबसे सरल तरीका है। यह परीक्षण वैक्टर उत्पन्न करने के लिए एक छद्म यादृच्छिक संख्या जनरेटर का उपयोग करता है, और अच्छे मशीन परिणामों की गणना करने के लिए तर्क सिमुलेशन पर निर्भर करता है, और उत्पन्न वैक्टर के गलती कवरेज की गणना करने के लिए गलती सिमुलेशन।
• वेवलेट ऑटोमैटिक स्पेक्ट्रल पैटर्न जेनरेटर (WASP) अनुक्रमिक ATPG के लिए स्पेक्ट्रल एल्गोरिदम पर एक सुधार है। यह कम्प्यूटेशन समय को कम करने और कम्पेक्टर में तेजी लाने के लिए अंतरिक्ष की खोज करने के लिए वेवलेट हेरिस्टिक्स का उपयोग करता है। इसे रेक सॉफ्टवेयर के सुरेश कुमार देवनाथन और रटगर्स यूनिवर्सिटी के माइकल बुशनेल ने आगे रखा था। सुरेश कुमार देवनाथन ने रटगर्स में अपनी थीसिस के एक भाग के रूप में WASP का आविष्कार किया।

प्रासंगिक सम्मेलन

एटीपीजी एक ऐसा विषय है जो साल भर में कई सम्मेलनों द्वारा कवर किया जाता है। प्राथमिक अमेरिकी सम्मेलन अंतर्राष्ट्रीय परीक्षण सम्मेलन और The VLSI परीक्षण संगोष्ठी हैं, जबकि यूरोप में यह विषय [ द्वारा कवर किया जाता है। http://www.date-conference.com/ DATE] और ETS।

यह भी देखें

• एएसआईसी
• सीमा स्कैन (बीएससीएएन)
• बिल्ट-इन सेल्फ टेस्ट (BIST)
• परीक्षण के लिए डिजाइन (डीएफटी)
• दोष मॉडल
• जेटीजी
• वीएचएसआईसी

संदर्भ

• Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 0-8493-3096-3 A survey of the field, from which the above summary was derived, with permission.
• Microelectronics Failure Analysis. Materials Park, Ohio: ASM International. 2004. ISBN 0-87170-804-3.

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