65 एनएम प्रक्रिया

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65 नैनोमीटर प्रक्रिया एक उन्नत फोटोलिथोग्राफी अर्धचालक नोड है जिसका उपयोग वॉल्यूम CMOS (MOSFET ) सेमीकंडक्टर निर्माण में किया जाता है। मुद्रित लाइनविड्थ (यानी एमओएसएफईटी लंबाई) नाममात्र 65 एनएम प्रक्रिया पर 25 एनएम तक पहुंच सकते हैं, जबकि दो लाइनों के बीच की पिच 130 एनएम से अधिक हो सकती है।[1] 10 नैनोमीटर के लिए, सेलुलर राइबोसोम लगभग 20 एनएम एंड-टू-एंड होते हैं। बल्क सिलिकॉन के एक क्रिस्टल में 0.543 एनएम का जाली स्थिरांक होता है, इसलिए ऐसे ट्रांजिस्टर 100 परमाणु ओं के क्रम में होते हैं। तोशीबा और सोनी ने 2002 में 65 एनएम प्रक्रिया की घोषणा की,[2] 2004 में द्रोह और तोशिबा का उत्पादन शुरू होने से पहले,[3] और फिर TSMC ने 2005 में उत्पादन शुरू किया।[4] सितंबर 2007 तक, इंटेल , एएमडी , आईबीएम , यूनाइटेड माइक्रोइलेक्ट्रॉनिक कॉर्पोरेशन और चार्टर्ड सेमीकंडक्टर भी 65 एनएम चिप्स का उत्पादन कर रहे थे।

जबकि फीचर आकार 65 एनएम या उससे कम के रूप में खींचा जा सकता है, फोटोलिथोग्राफी के लिए उपयोग किए जाने वाले प्रकाश की तरंग दैर्ध्य 193 एनएम और 248 एनएम हैं। उप-तरंग दैर्ध्य सुविधाओं के निर्माण के लिए विशेष इमेजिंग तकनीकों की आवश्यकता होती है, जैसे कि ऑप्टिकल निकटता सुधार और चरण-स्थानांतरण मास्क। इन तकनीकों की लागत उप-तरंग दैर्ध्य अर्धचालक उत्पादों के निर्माण की लागत में काफी वृद्धि करती है, प्रत्येक उन्नत प्रौद्योगिकी नोड के साथ लागत में तेजी से वृद्धि होती है। इसके अलावा, इन लागतों को मास्क परतों की बढ़ती संख्या से गुणा किया जाता है जिन्हें न्यूनतम पिच पर मुद्रित किया जाना चाहिए, और प्रौद्योगिकी के अत्याधुनिक पर इतनी सारी परतों को प्रिंट करने से उपज में कमी। नए एकीकृत सर्किट डिजाइन के लिए, यह प्रोटोटाइप और उत्पादन की लागत में कारक है।

गेट की मोटाई, एक अन्य महत्वपूर्ण आयाम, 1.2 एनएम (इंटेल) जितना छोटा है। केवल कुछ परमाणु ही ट्रांजिस्टर के स्विच वाले हिस्से को इन्सुलेट करते हैं, जिससे उसमें से चार्ज प्रवाहित होता है। यह अवांछित प्रभाव, रिसाव (अर्धचालक) , क्वांटम टनलिंग के कारण होता है। हाई-κ डाइइलेक्ट्रिक | हाई-κ गेट डाइलेक्ट्रिक्स की नई केमिस्ट्री को मौजूदा तकनीकों के साथ जोड़ा जाना चाहिए, जिसमें MOSFET#बॉडी इफेक्ट और मल्टीपल थ्रेशोल्ड वोल्टेज शामिल हैं, ताकि बिजली की अत्यधिक खपत से रिसाव को रोका जा सके।

2002, 2004 और 2005 में इंटेल से अंतर्राष्ट्रीय इलेक्ट्रॉन डिवाइस मीटिंग पेपर उद्योग की प्रवृत्ति को स्पष्ट करते हैं कि ट्रांजिस्टर आकार अब बाकी फीचर आयामों के साथ स्केल नहीं कर सकते हैं (गेट की चौड़ाई केवल 220 एनएम से 210 एनएम तक 90 एनएम से बदलकर 210 एनएम हो गई है) 65 एनएम प्रौद्योगिकियां)। हालांकि, इंटरकनेक्ट्स (एकीकृत सर्किट) (धातु और पॉली पिच) सिकुड़ते रहते हैं, इस प्रकार चिप क्षेत्र और चिप की लागत को कम करते हैं, साथ ही ट्रांजिस्टर के बीच की दूरी को कम करते हैं, जिससे पहले के नोड्स की तुलना में अधिक जटिलता वाले उच्च-प्रदर्शन वाले डिवाइस बनते हैं।

उदाहरण: फुजित्सु 65 एनएम प्रक्रिया

  • गेट की लंबाई: 30 एनएम (उच्च-प्रदर्शन) से 50 एनएम (कम-शक्ति)
  • कोर वोल्टेज: 1.0 वी
  • 11 Cu नैनो-क्लस्टरिंग सिलिका का उपयोग करके निम्न-κ ढांकता हुआ | अल्ट्रालो ढांकता हुआ (κ = 2.25) के रूप में परतों को आपस में जोड़ते हैं
  • धातु 1 पिच: 180 एनएम
  • निकेल सिलिसाइड स्रोत/नाली
  • गेट ऑक्साइड मोटाई: 1.9 एनएम (एन), 2.1 एनएम (पी)

वास्तव में प्रक्रिया के दो संस्करण हैं: CS200, उच्च प्रदर्शन पर ध्यान केंद्रित कर रहा है, और CS200A, कम शक्ति पर ध्यान केंद्रित कर रहा है।

[5][6]


65 एनएम विनिर्माण प्रौद्योगिकी का उपयोग करने वाले प्रोसेसर


संदर्भ

  1. 2006 industry roadmap Archived September 27, 2007, at the Wayback Machine, Table 40a.
  2. "Toshiba and Sony Make Major Advances in Semiconductor Process Technologies". Toshiba. December 3, 2002. Retrieved June 26, 2019.
  3. Williams, Martyn (July 12, 2004). "Fujitsu, Toshiba begin 65nm chip trial production". InfoWorld. Retrieved June 26, 2019.
  4. "65nm Technology". TSMC. Retrieved June 30, 2019.
  5. "Fujitsu Introduces World-class 65-Nanometer Process Technology for Advanced Server, Mobile Applications". Fujitsu (Press release). Sunnyvale, CA. September 20, 2005. Archived from the original on September 27, 2011. Retrieved August 10, 2008.
  6. Kim, Paul (February 7, 2006). 65nm CMOS Process Technology (PDF). DesignCon. Fujitsu.
  7. "ソニー、65nm対応の半導体設備を導入。3年間で2,000億円の投資". pc.watch.impress.co.jp. Archived from the original on August 13, 2016.
  8. "OMAP 3 family of multimedia applications processors" (PDF). Texas Instruments. 2007. p. 1.
  9. Gruener, Wolfgang (May 3, 2007). "AMD preps 65 nm Turion X2 processors". TG Daily. Archived from the original on September 13, 2007. Retrieved March 4, 2008.
  10. "Microprocessor Elbrus-4C".
  11. "ФГУ ФНЦ НИИСИ РАН: Разработка СБИС".


इस पृष्ठ में अनुपलब्ध आंतरिक कड़ियों की सूची

  • अर्धचालक निर्माण
  • लैटिस कॉन्सटेंट
  • अंतर्राष्ट्रीय इलेक्ट्रॉन उपकरण बैठक
  • चरण-स्थानांतरण मुखौटा
  • इंटरकनेक्ट के साथ
  • जिऑन
  • आईबीएम z10 (माइक्रोप्रोसेसर)
  • नैनो के माध्यम से

स्रोत

Preceded by
90 nm
MOSFET manufacturing processes Succeeded by
45 nm


श्रेणी:अर्धचालक लिथोग्राफी नोड्स के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप|*00065 श्रेणी:जापानी आविष्कार