FO4
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डिजिटल इलेक्ट्रॉनिक्स में, प्रशंसक बाहर 4 डिजिटल सीएमओएस प्रौद्योगिकियों में उपयोग किए जाने वाले समय का एक माप है: 4 के फैन-आउट के साथ एक घटक का प्रचार_विलंब#इलेक्ट्रॉनिक्स।
फैन आउट = सीload / सीin, कहाँ
- सीload = विचाराधीन लॉजिक गेट द्वारा संचालित कुल एमओएस गेट कैपेसिटेंस
- सीin = विचाराधीन लॉजिक गेट की एमओएस गेट कैपेसिटेंस
विलंब मीट्रिक के रूप में, एक FO4 एक इन्वर्टर (लॉजिक गेट) का विलंब है, जो अपने से 4x छोटे इन्वर्टर द्वारा संचालित होता है, और अपने से 4x बड़े इन्वर्टर द्वारा संचालित होता है। दोनों स्थितियाँ आवश्यक हैं क्योंकि इनपुट सिग्नल के बढ़ने/गिरने का समय देरी के साथ-साथ आउटपुट लोडिंग को भी प्रभावित करता है।
FO4 का उपयोग आम तौर पर विलंब मीट्रिक के रूप में किया जाता है क्योंकि ऐसा भार आम तौर पर बड़े भार को चलाने वाले टेपर्ड बफ़र्स के मामले में देखा जाता है, और न्यूनतम विलंब के लिए लगभग लॉजिक पथ आकार के किसी भी लॉजिक गेट में देखा जाता है। इसके अलावा, अधिकांश प्रौद्योगिकियों के लिए ऐसे बफ़र्स के लिए इष्टतम फैनआउट आमतौर पर 2.7 से 5.3 तक भिन्न होता है।[1] 4 में से एक पंखा विहित समस्या का उत्तर इस प्रकार बताया गया है: एक निश्चित आकार के इन्वर्टर को देखते हुए, एक निश्चित बड़े भार की तुलना में छोटा, बड़े भार को चलाने में देरी को कम करता है। कुछ गणित के बाद, यह दिखाया जा सकता है कि न्यूनतम विलंब तब प्राप्त होता है जब लोड एन इनवर्टर की श्रृंखला द्वारा संचालित होता है, प्रत्येक क्रमिक इन्वर्टर पिछले से ~4x बड़ा होता है; एन ~ लॉग4(सीload/सीin)[citation needed].
परजीवी कैपेसिटेंस (ड्रेन डिफ्यूजन कैपेसिटेंस और वायर कैपेसिटेंस) की अनुपस्थिति में, परिणाम ई (अब एन ~ एलएन (सी) से बाहर एक प्रशंसक हैload/सीin).
यदि भार स्वयं बड़ा नहीं है, तो क्रमिक तर्क चरणों में 4 स्केलिंग में से एक पंखे का उपयोग करने का कोई मतलब नहीं है। इन मामलों में, न्यूनतम आकार के ट्रांजिस्टर तेज़ हो सकते हैं।
चूँकि स्केल की गई प्रौद्योगिकियाँ स्वाभाविक रूप से तेज़ (पूर्ण रूप से) होती हैं, मीट्रिक के रूप में 4 में से पंखे का उपयोग करके सर्किट प्रदर्शन की तुलना अधिक निष्पक्ष रूप से की जा सकती है। उदाहरण के लिए, दो 64-बिट योजक दिए गए हैं, एक 0.5 माइक्रोमीटर तकनीक में और दूसरा 90 एनएम तकनीक में कार्यान्वित किया गया है, यह कहना अनुचित होगा कि 90 एनएम योजक सर्किट और वास्तुकला के दृष्टिकोण से बेहतर है क्योंकि इसमें विलंबता कम है। 90 एनएम योजक केवल अपने स्वाभाविक रूप से तेज़ उपकरणों के कारण तेज़ हो सकता है। योजक वास्तुकला और सर्किट डिज़ाइन की तुलना करने के लिए, प्रत्येक योजक की विलंबता को एक FO4 इन्वर्टर की देरी तक सामान्य करना अधिक उचित है।
किसी प्रौद्योगिकी के लिए FO4 समय उसके समय स्थिरांक का पांच गुना है; इसलिए 5·τ=FO4.[2] लंबी पाइपलाइन और निम्न चरण विलंब के साथ उच्च-आवृत्ति सीपीयू के कुछ उदाहरण: POWER6 का डिज़ाइन 13 FO4 के चक्र विलंब के साथ है;[3] इंटेल के पेंटियम 4 की 3.4 GHz पर क्लॉक अवधि 16.3 FO4 अनुमानित है।[4]
यह भी देखें
संदर्भ
- ↑ Horowitz, Mark; Harris, David; Ho, Ron; Wei, Gu-Yeon. "The Fanout-of-4 Inverter Delay Metric". CiteSeerX 10.1.1.68.831.
{{cite journal}}: Cite journal requires|journal=(help) - ↑ Harris, D.; Sutherland, I. (2003). "Logical effort of carry propagate adders". The Thirty-Seventh Asilomar Conference on Signals, Systems & Computers, 2003. pp. 873–878. doi:10.1109/ACSSC.2003.1292037. ISBN 0-7803-8104-1. S2CID 7880203.
- ↑ Kostenko, Natalya. "IBM POWER6 Processor and Systems" (PDF). Retrieved 29 November 2013.
- ↑ "This document details the relationship between CV/I device delay metrics, fan-out-of-4 (FO4) inverter gate delay metrics, and high-performance microprocessor clock frequency trends" (PDF). U.S. Design Technology Working Group; ITRS. 2003. Archived from the original (PDF) on 3 December 2013. Retrieved 29 November 2013.
बाहरी संबंध
- Logical Effort Revisited
- Revisiting the FO4 Metric // RWT, Aug 15, 2002
- David Harris, Slides on Logical Effort – with a succinct example of design using FO4 inverters (p. 19).
- MS Hrishikesh, The Optimal Logic Depth Per Pipeline Stage is 6 to 8 FO4 Inverter Delays // ACM SIGARCH Computer Architecture News. Vol. 30. No. 2. IEEE Computer Society, 2002