टेराफ्लॉप्स रिसर्च चिप

Teraflops Research Chip
General information
Launched	2006
Designed by	Intel Tera-Scale Computing Research Program
Performance
Max. CPU clock rate	5.67 GHz
Data width	38-bit
Architecture and classification
Instruction set	96-bit VLIW
Physical specifications
Transistors	100,000,000;
Cores	80;
Socket(s)	custom 1248-pin LGA (343 signal pins);
History
Successor	Xeon Phi

इंटेल टेराफ्लॉप्स रिसर्च चिप (कोडनेम पोलारिस) एक रिसर्च मैनीकोर प्रोसेसर है जिसमें 80 मल्टी-कोर प्रोसेसर है, जो एक एक चिप पर नेटवर्क|नेटवर्क-ऑन-चिप आर्किटेक्चर का उपयोग करता है, जिसे इंटेल के इंटेल टेरा-स्केल|टेरा-स्केल कंप्यूटिंग द्वारा विकसित किया गया है। अनुसंधान कार्यक्रम.^[1] इसे तांबा आपस में जुड़ता है की आठ परतों के साथ 65 एनएम सीएमओएस प्रक्रिया का उपयोग करके निर्मित किया गया था और इसमें 275 मिमी पर 100 मिलियन ट्रांजिस्टर शामिल हैं²डाई (एकीकृत सर्किट)।^[2]^[3]^[4]इसका डिज़ाइन लक्ष्य एक मॉड्यूलर आर्किटेक्चर का प्रदर्शन करना था जो 100 वॉट से कम ऊर्जा का अपव्यय करते हुए 1.0 फ्लॉप्स के निरंतर प्रदर्शन में सक्षम हो।^[3]परियोजना से अनुसंधान को बाद में ज़ीऑन फी में शामिल किया गया। परियोजना के तकनीकी नेतृत्व श्रीराम आर. वंगल थे।^[4]

प्रोसेसर को शुरुआत में 26 सितंबर 2006 को इंटेल डेवलपर फोरम में प्रस्तुत किया गया था^[5] और 11 फ़रवरी 2007 को आधिकारिक तौर पर घोषणा की गई।^[6] 2007 इंस्टीट्यूट ऑफ़ इलेक्ट्रिकल एंड इलेक्ट्रॉनिक्स इंजीनियर्स अंतर्राष्ट्रीय सॉलिड-स्टेट सर्किट सम्मेलन में तकनीकी विशिष्टताओं के साथ एक कार्यशील चिप प्रस्तुत की गई थी।^[2]

वास्तुकला

चिप में कोर की 10x8 2D जाल नेटवर्किंग होती है और यह नाममात्र रूप से 4 GHz पर संचालित होती है।^{[nb 1]} प्रत्येक कोर, जिसे टाइल (3 मिमी) कहा जाता है²), इसमें एक प्रोसेसिंग इंजन और एक 5-पोर्ट वर्महोल स्विचिंग | वर्महोल-स्विच्ड राउटर (0.34 मिमी) शामिल है²) मध्यम अवधि के नेटवर्क इंटरफेस के साथ, 80 जीबी/एस की बैंडविड्थ और 4 गीगाहर्ट्ज पर 1.25 एनएस की विलंबता के साथ।^[2]प्रत्येक टाइल में प्रोसेसिंग इंजन में दो स्वतंत्र, 9-स्टेज निर्देश पाइपलाइन , एकल-परिशुद्धता फ़्लोटिंग-पॉइंट प्रारूप | सिंगल-प्रिसिजन फ़्लोटिंग-पॉइंट मल्टीएक्युमुलेटर (एफपीएमएसी) इकाइयां, 3 केबी सिंगल-साइकल इंस्ट्रक्शन मेमोरी और 2 केबी डेटा मेमोरी शामिल हैं। .^[3]प्रत्येक FPMAC इकाई प्रति निर्देश चक्र में 2 एकल-परिशुद्धता फ़्लोटिंग-पॉइंट संचालन करने में सक्षम है। इस प्रकार प्रत्येक टाइल में 4 GHz के मानक विन्यास पर 16 GFLOPS का अनुमानित चरम प्रदर्शन होता है। एक 96-बिट बहुत लंबा निर्देश शब्द (वीएलआईडब्ल्यू) प्रति चक्र आठ ऑपरेशनों को एन्कोड करता है।^[3]कस्टम निर्देश सेट में चिप के नेटवर्क में/से पैकेट भेजने और प्राप्त करने के निर्देश और साथ ही एक विशेष टाइल को सोने और जगाने के निर्देश शामिल हैं।^[4] प्रत्येक टाइल के नीचे, एक 256 केबी स्थैतिक रैंडम-एक्सेस मेमोरी मॉड्यूल (कोडनेम फ्रेया) त्रि-आयामी एकीकृत सर्किट था, इस प्रकार उच्च लागत, थर्मल की कीमत पर समग्र मेमोरी बैंडविड्थ को 1 टीबी/सेकेंड तक बढ़ाने के लिए मेमोरी को प्रोसेसर के करीब लाया गया। तनाव और विलंबता, और 20 एमबी की एक छोटी कुल क्षमता।^[7] पोलारिस के नेटवर्क में 3.16 GHz पर 1.6 Tbit/s की द्विभाजित बैंडविड्थ और 5.67 GHz पर 2.92 Tbit/s दिखाया गया था।^[8]

टेराफ्लॉप्स रिसर्च चिप का टाइल आरेख।

टेराफ्लॉप्स रिसर्च चिप की अन्य प्रमुख विशेषताओं में एक टाइल और गतिशील टाइल स्लीप पर 21 स्वतंत्र स्लीप क्षेत्रों के साथ इसका बारीक बिजली प्रबंधन और 0.6 V पर 27 GFLOPS/W सैद्धांतिक शिखर और 19.4 GFLOPS/W वास्तविक के साथ बहुत उच्च ऊर्जा दक्षता शामिल है। 0.75 वी पर स्टेंसिल।^[4]^[9]

Instruction types and their latency^[4]
Instruction type	Latency (cycles)
FPMAC	9
LOAD/STORE	2
SEND/RECEIVE	2
JUMP/BRANCH	1
STALL/WFD	?
SLEEP/WAKE	6

Application performance of Teraflops Research Chip^{[nb 2]}^[4]
Application	$FLOP$ count	${\text{TFLOPS}}_{avg}$	$\%{\text{TFLOPS}}_{peak}$	Active tiles
Stencil	358K	1.00	73.3%	80
SGEMM: Matrix multiplication	2.63M	0.51	37.5%	80
Spreadsheet	64.2K	0.45	33.2%	80
2D FFT	196K	0.02	2.73%	64

Experimental results of the Teraflops Research Chip^{[nb 3]}
$V_{CC}$	$f_{max}$ ^{[nb 4]}	${\text{TFLOPS}}_{peak}$ ^{[nb 5]}	Power^{[nb 6]}	$T$	Source
0.60 V	1.0 GHz	0.32 TFLOPS	11 W	110 °C	^[2]
0.675 V	1.0 GHz	0.32 TFLOPS	15.6 W	80 °C	^[4]
0.70 V	1.5 GHz	0.48 TFLOPS	25 W	110 °C	^[2]
0.70 V	1.35 GHz	0.43 TFLOPS	18 W	80 °C	^[4]
0.75 V	1.6 GHz	0.51 TFLOPS	21 W	80 °C	^[4]
0.80 V	2.1 GHz	0.67 TFLOPS	42 W	110 °C	^[2]
0.80 V	2.0 GHz	0.64 TFLOPS	26 W	80 °C	^[4]
0.85 V	2.4 GHz	0.77 TFLOPS	32 W	80 °C	^[4]
0.90 V	2.6 GHz	0.83 TFLOPS	70 W	110 °C	^[2]
0.90 V	2.85 GHz	0.91 TFLOPS	45 W	80 °C	^[4]
0.95 V	3.16 GHz	1.0 TFLOPS	62 W	80 °C	^[4]
1.00 V	3.13 GHz	1.0 TFLOPS	98 W	110 °C	^[2]
1.00 V	3.8 GHz	1.22 TFLOPS	78 W	80 °C	^[4]
1.05 V	4.2 GHz	1.34 TFLOPS	82 W	80 °C	^[4]
1.10 V	3.5 GHz	1.12 TFLOPS	135 W	110 °C	^[2]
1.10 V	4.5 GHz	1.44 TFLOPS	105 W	80 °C	^[4]
1.15 V	4.8 GHz	1.54 TFLOPS	128 W	80 °C	^[4]
1.20 V	4.0 GHz	1.28 TFLOPS	181 W	110 °C	^[2]
1.20 V	5.1 GHz	1.63 TFLOPS	152 W	80 °C	^[4]
1.25 V	5.3 GHz	1.70 TFLOPS	165 W	80 °C	^[4]
1.30 V	4.4 GHz	1.39 TFLOPS	?	110 °C	^[2]
1.30 V	5.5 GHz	1.76 TFLOPS	210 W	80 °C	^[4]
1.35 V	5.67 GHz	1.81 TFLOPS	230 W	80 °C	^[4]
1.40 V	4.8 GHz	1.52 TFLOPS	?	110 °C	^[2]

मुद्दे

इंटेल का उद्देश्य विशेष रूप से चिप के लिए इंटेल सीटी नामक एक नया प्रोग्रामिंग मॉडल बनाकर नए विदेशी आर्किटेक्चर के लिए सॉफ्टवेयर विकास में मदद करना है। मॉडल को कभी भी वह हासिल नहीं हुआ जिसकी इंटेल को उम्मीद थी और अंततः इसे इंटेल ऐरे बिल्डिंग ब्लॉक्स में शामिल कर लिया गया, जो अब बंद हो चुकी C++ लाइब्रेरी है।

यह भी देखें

सिंगल-चिप क्लाउड कंप्यूटर
ज़ीऑन फ़ि

↑ Though the chip was later shown by Intel to run as high as 5.67 GHz.
↑ At 1.07 V and 4.27 GHz.
↑ All measurements present performance with all 80 cores active.
↑ Substantially higher frequencies at the same voltages (compared to the initial ISSCC report) were attained in 2008 with use of a custom cooling solution.
↑ Values in italic were extrapolated by ${\text{FLOPS}}_{peak}=f_{max}\cdot 80{\text{ tiles}}\cdot 2{\tfrac {\text{FPMAC}}{\text{tile}}}\cdot 2{\tfrac {\text{FLOPS}}{{\text{FPMAC}}\cdot {\text{cycle}}}}$ , where the maximal frequency was manually extracted from plots and are thus only approximate in their nature.
↑ Values in italic were manually extracted from plots and are thus only approximate in their nature.

संदर्भ

↑ Intel Corporation. "टेराफ्लॉप्स रिसर्च चिप". Archived from the original on July 22, 2010.
↑ ^2.00 ^2.01 ^2.02 ^2.03 ^2.04 ^2.05 ^2.06 ^2.07 ^2.08 ^2.09 ^2.10 ^2.11 Vangal, Sriram; Howard, Jason; Ruhl, Gregory; Dighe, Saurabh; Wilson, Howard; Tschanz, James; Finan, David; Iyer, Priya; Singh, Arvind; Jacob, Tiju; Jain, Shailendra (2007). "An 80-Tile 1.28TFLOPS Network-on-Chip in 65nm CMOS". 2007 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. pp. 98–589. doi:10.1109/ISSCC.2007.373606. ISBN 978-1-4244-0852-8. S2CID 20065641.
↑ ^3.0 ^3.1 ^3.2 ^3.3 Peh, Li-Shiuan; Keckler, Stephen W.; Vangal, Sriram (2009), Keckler, Stephen W.; Olukotun, Kunle; Hofstee, H. Peter (eds.), "On-Chip Networks for Multicore Systems", Multicore Processors and Systems, Springer US, pp. 35–71, Bibcode:2009mps..book...35P, doi:10.1007/978-1-4419-0263-4_2, ISBN 978-1-4419-0262-7, retrieved 2020-05-14
↑ ^4.00 ^4.01 ^4.02 ^4.03 ^4.04 ^4.05 ^4.06 ^4.07 ^4.08 ^4.09 ^4.10 ^4.11 ^4.12 ^4.13 ^4.14 ^4.15 ^4.16 ^4.17 ^4.18 ^4.19 ^4.20 Vangal, S.R.; Howard, J.; Ruhl, G.; Dighe, S.; Wilson, H.; Tschanz, J.; Finan, D.; Singh, A.; Jacob, T.; Jain, S.; Erraguntla, V. (2008). "An 80-Tile Sub-100-W TeraFLOPS Processor in 65-nm CMOS". IEEE Journal of Solid-State Circuits. 43 (1): 29–41. Bibcode:2008IJSSC..43...29V. doi:10.1109/JSSC.2007.910957. ISSN 0018-9200. S2CID 15672087.
↑ "इंटेल ने टेरा-स्केल रिसर्च चिप्स विकसित किया है". Intel News Release. 2006.
↑ Intel Corporation (February 11, 2007). "इंटेल रिसर्च ने 'एरा ऑफ टेरा' को आगे बढ़ाया". Intel Press Room. Archived from the original on April 13, 2009.
↑ Bautista, Jerry (2008). Tera-scale computing and interconnect challenges - 3D stacking considerations. 2008 IEEE Hot Chips 20 Symposium (HCS). Stanford, CA, USA: IEEE. pp. 1–34. doi:10.1109/HOTCHIPS.2008.7476514. ISBN 978-1-4673-8871-9. S2CID 26400101.
↑ इंटेल की टेराफ्लॉप्स रिसर्च चिप (PDF). Intel Corporation. 2007. Archived from the original (PDF) on February 18, 2020.
↑ Fossum, Tryggve (2007). हाई एंड एमपीएसओसी - पर्सनल सुपर कंप्यूटर (PDF). MPSoC Conference 2007. p. 6.

[7] Though the chip was later shown by Intel to run as high as 5.67 GHz.

[11] At 1.07 V and 4.27 GHz.

[12] All measurements present performance with all 80 cores active.

[:0-13] Substantially higher frequencies at the same voltages (compared to the initial ISSCC report) were attained in 2008 with use of a custom cooling solution.

[14] Values in italic were extrapolated by ${\text{FLOPS}}_{peak}=f_{max}\cdot 80{\text{ tiles}}\cdot 2{\tfrac {\text{FPMAC}}{\text{tile}}}\cdot 2{\tfrac {\text{FLOPS}}{{\text{FPMAC}}\cdot {\text{cycle}}}}$ , where the maximal frequency was manually extracted from plots and are thus only approximate in their nature.

[15] Values in italic were manually extracted from plots and are thus only approximate in their nature.

[:0-1] Intel Corporation. "टेराफ्लॉप्स रिसर्च चिप". Archived from the original on July 22, 2010.

[:1-2] 2.00 ^2.01 ^2.02 ^2.03 ^2.04 ^2.05 ^2.06 ^2.07 ^2.08 ^2.09 ^2.10 ^2.11 Vangal, Sriram; Howard, Jason; Ruhl, Gregory; Dighe, Saurabh; Wilson, Howard; Tschanz, James; Finan, David; Iyer, Priya; Singh, Arvind; Jacob, Tiju; Jain, Shailendra (2007). "An 80-Tile 1.28TFLOPS Network-on-Chip in 65nm CMOS". 2007 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. pp. 98–589. doi:10.1109/ISSCC.2007.373606. ISBN 978-1-4244-0852-8. S2CID 20065641.

[:2-3] 3.0 ^3.1 ^3.2 ^3.3 Peh, Li-Shiuan; Keckler, Stephen W.; Vangal, Sriram (2009), Keckler, Stephen W.; Olukotun, Kunle; Hofstee, H. Peter (eds.), "On-Chip Networks for Multicore Systems", Multicore Processors and Systems, Springer US, pp. 35–71, Bibcode:2009mps..book...35P, doi:10.1007/978-1-4419-0263-4_2, ISBN 978-1-4419-0262-7, retrieved 2020-05-14

[:4-4] 4.00 ^4.01 ^4.02 ^4.03 ^4.04 ^4.05 ^4.06 ^4.07 ^4.08 ^4.09 ^4.10 ^4.11 ^4.12 ^4.13 ^4.14 ^4.15 ^4.16 ^4.17 ^4.18 ^4.19 ^4.20 Vangal, S.R.; Howard, J.; Ruhl, G.; Dighe, S.; Wilson, H.; Tschanz, J.; Finan, D.; Singh, A.; Jacob, T.; Jain, S.; Erraguntla, V. (2008). "An 80-Tile Sub-100-W TeraFLOPS Processor in 65-nm CMOS". IEEE Journal of Solid-State Circuits. 43 (1): 29–41. Bibcode:2008IJSSC..43...29V. doi:10.1109/JSSC.2007.910957. ISSN 0018-9200. S2CID 15672087.

[5] "इंटेल ने टेरा-स्केल रिसर्च चिप्स विकसित किया है". Intel News Release. 2006.

[6] Intel Corporation (February 11, 2007). "इंटेल रिसर्च ने 'एरा ऑफ टेरा' को आगे बढ़ाया". Intel Press Room. Archived from the original on April 13, 2009.

[8] Bautista, Jerry (2008). Tera-scale computing and interconnect challenges - 3D stacking considerations. 2008 IEEE Hot Chips 20 Symposium (HCS). Stanford, CA, USA: IEEE. pp. 1–34. doi:10.1109/HOTCHIPS.2008.7476514. ISBN 978-1-4673-8871-9. S2CID 26400101.

[:3-9] इंटेल की टेराफ्लॉप्स रिसर्च चिप (PDF). Intel Corporation. 2007. Archived from the original (PDF) on February 18, 2020.

[10] Fossum, Tryggve (2007). हाई एंड एमपीएसओसी - पर्सनल सुपर कंप्यूटर (PDF). MPSoC Conference 2007. p. 6.

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